文章 ID: 000084197 内容类型: 故障排除 上次审核日期: 2014 年 08 月 06 日

为什么对 D3 延迟链 1 的 ECO 更改未正确实施?

环境

  • 英特尔® Quartus® Prime 标准版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件 14.0 和更早版本存在一个问题,您可能会发现对 D3 延迟链 1 的 ECO 更改未正确实施。更改不会生效,并且时序网表或硬件中未发现任何差异。

    此问题会影响Arria® V 和 Cyclone® V 设备。

    解决方法

    要变通解决此问题,请不要使用 ECO 流来修改 D3 延迟链 1 设置。

    您可以使用D3_DELAY赋值并重新编译设计来设置 D3 延迟链 1 值。

    该问题计划在 Quartus® II 软件的未来版本中修复。

    相关产品

    本文适用于 2 产品

    Arria® V FPGA 和 SoC FPGA
    Cyclone® V FPGA 和 SoC FPGA

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