说明
Quartus® II 软件在尝试合并 PLL 以实现ALTLVDS_RX兆功能和启用 DPA 的ALTLVDS_TX兆功能时可能会发出此警告，尽管时钟频率相同。这将影响Stratix® III 和 Stratix IV 设备。
例如：PLL 柱缩放分压器 （k） 的限制范围为 1、2 和 4。 没有启用 DPA 的 ALTLVDS 宏功能实例的最佳 VCO 频率是 ~600MHz，但是 600MHz 不能用于生成 200MHz DPA 频率，因为 3 不是一个有效的分压器值。
在没有外部 PLL 选项的情况下使用 ALTLVDS 宏功能时，您对 Quartus II 软件中的 PLL 设置没有任何控制。 围绕此工作，您可以在外部 PLL 模式下使用 ALTLVDS 宏功能。 这允许您控制 PLL 值，并手动将 PLL 时钟输出分配到设计中的ALTLVDS_RX兆功能和ALTLVDS_TX兆功能实例，从而允许 PLL 共享。
有关在外部 PLL 模式下使用 ALTLVDS 宏功能的详细信息，请参阅 ALTLVDS 宏功能用户指南 （PDF）.