文章 ID: 000083613 内容类型: 故障排除 上次审核日期: 2015 年 06 月 16 日

Cyclone® V 或 Arria® V DDR3 绑定硬核内存控制器设计的绑定接口上的时序违规是否有效？

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    以 Cyclone® V 或 Arria® V 绑定两个 DDR3 硬核内存控制器时，可能会在绑定接口上遇到时序违规。这些违规行为是有效的。

    解决方法

    解决方法是为绑定信号插入管道寄存器。

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