说明
是的，自 Quartus® II 软件版本 9.0 发布以来，已为Stratix®III设备更新了 DDIO 输出延迟链的计时模型。这些延迟链在 Quartus® II 软件版本 9.0 及更早版本中进行了错误建模。DDIO 输出延迟链在Quartus® II 软件编译 >delay 链摘要部分中标识为" T4 （DDIO_MUX）"，且用户不可编程。 Quartus® II 软件版本 9.0 SP1 中的计时模型已更新以解决此问题。此更新消除了在实施双数据速率输出的设计中硬件功能故障的可能性。
此问题影响所有Stratix III 设计使用ALTDDIO_OUT、ALTDQ_DQS 和 ALTMEMPHY 宏功能实施双数据速率输出。如果您的设计实现了任一这些超级功能，请按照以下步骤使用 Quartus II 软件版本 9.0 SP1 重新分析时序空间：
此外，如果您的设计实现了具有平级的 DDR3 DIMM 接口或 DDR3 组件接口（用于地址/命令信号的菊花链拓扑）请参阅下面的相关解决方案以了解写入级延迟链的时序模型更改详细信息。