文章 ID: 000083445 内容类型: 故障排除上次审核日期: 2021 年 08 月 28 日

在 Quartus® II 软件版本 10.1 中合并的三速以太网（TSE） LVDS 接收（Rx）和传输（Tx）通用 PLL 是否有已知问题？

环境

FPGA 知识产权

PLL

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

是的，三速以太网 IP 增强了 Quartus® II 软件版本 10.1 中的 LVDS Rx PLL 重置序列。LVDS Rx PLL 现在通过 tse_lvds_reset_sequencer 控制pll_areset，而 Tx PLL 则pll_areset处于非活动状态。

由于两个 PLL 的输入源现在已不同，Quartus II 将无法再合并这两个 PLL。

此问题将在 IP 的未来版本中解决。