Altera已在 Quartus 中识别出以下问题® II 9.0SP1（Stratix版）® IV 收发器 基本 （PMA Direct） 模式配置。
1. 当通道宽度为 16 或 20 位（仅适用于 PMA Direct xN 配置）时，硬件中tx_clkout频率是预期值的两倍
2. 当通道宽度为 16 位时，在发射器和接收器端的收发器FPGA结构接口设置中设置不正确的位设置，导致位错误。
3. 软件时序模型是初步的，可能导致使用基本 （PMA Direct） 模式配置的设计时序违规。
要变通方法问题 1 和 2，从 Quartus II 软件 9.0SP1 版本的以下链接安装补丁，并重新编译设计。
http://www.altera.com/patches/quartus/90sp1/pc_quartus_ii_90sp1_sivgx_patch_1_25.zip
http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.tar
Linux readme.txt -http://www.altera.com/patches/quartus/90sp1/linux_quartus_ii_90sp1_sivgx_patch_1_25.txt
要解决第 3 个问题，请按照下面提供的设计指南和时序限制操作
设计指南
a） 为满足接收器-FPGA结构接口的设置和保留时间要求，
使用恢复时钟 （rx_clkout） 的正边缘捕获接收并行数据 （rx_dataout），并在 SDC 文件中添加以下多周期限制。
set_multicycle_path -setup -来自 [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_reg是用于从FPGA内核 RX PMA 的rx_dataout端口捕获 RX 数据的寄存器。
如果您使用此程序编译的设计显示时序违规（取决于收发器数据速率和逻辑利用率），使用rx_clkout的负边缘来时钟接收并行数据，并从 SDC 文件中删除上述多周期限制。
b） 如要满足FPGA光纤发射器接口的设置和保留时间要求，
请参阅应用注释 AN580 - 在基本 （PMA Direct） 模式下实现时序收敛
时序限制：仅在使用 9.0SP1 时，才在 SDC 文件中添加这些限制。如果您升级到 Quartus II 9.0SP2 版本，请删除这些限制。
设置pma_direct_variation
foreach_in_collection rxpma_clockout_pin [get_pins - compatibility_mode
*|_alt4gxb_*|receive_pma*|clockout]
{
设置rxpma_clockout [get_pin_info -name ]
regsub "（.*|_alt4gxb_.*|receive_pma\d |）（时钟直插）"\1deserclock[0]"rxpma_clocksrc
create_generated_clock -source -master_clock -name
set_clock_uncertainty -hold -从 - 到 1.0
}
更换带有 PMA Direct ALTGX 模块的名称