说明
在 Quartus II 中用 UniPHY IP 编译 DDR2 或 DDR3 SDRAM 控制器时，您可能会遇到上述警告。
Quartus® II 将一些连接到"phy_ddio_oct_ena_pre_shift"信号的寄存器和逻辑合成，由于_write_datapath.v 文件中针对该信号进行了未核对总线，因此会发生此警告。 这导致不正确的 OCT 切换行为。
解决方法
在生成的 _write_datapath.v 文件中，将 \'phy_ddio_oct_ena_pre_shift\'信号生成到下方。
电线 [AFI_DQS_WIDTH-1：0] phy_ddio_oct_ena_pre_shift;