文章 ID: 000083071 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

CPRI IP 核 RE 实例中不正确的收发器参考时钟

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    在 CPRI RE 从子中,收发器 PLL 参考时钟是 未正确连接。

    此问题妨碍 RE 从式完成链路协商 成功地在 Arria V 和 Stratix V 设备中使用。

    解决方法

    要在针对 CPRI RE 从实例中修复此问题,该实例针对 Arria V 或 Stratix V 设备,您必须编辑项目 生成您的>后的名称_002.v文件 CPRI 实例。在文本编辑器中,执行以下替换:

    • 在 Rx 收发器的连接中 inst_rx_xcvr ( ) 替换 pll_ref_clk (inst_cpri_phy_pll_inclk_clk) 为 新文本 pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)
    • 在 Tx 收发器的连接中 ( inst_tx_xcvr ) 替换 pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) 为 新文本 pll_ref_clk (inst_cpri_phy_pll_inclk_clk)

    此问题在 CPRI MegaCore 功能的版本 12.1 中修复。

    相关产品

    本文适用于 2 产品

    Arria® V FPGA 和 SoC FPGA
    Stratix® V FPGA

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