关键问题
说明
此问题会影响 DDR3 产品。
由于非最终计时模型，地址和命令与 CK 时钟关系，以及 DQS 与 CK 时钟关系 针对四分之一速率 DDR3 设计的故障时序模型检查 Arria V 设备。设计结果可能证明不强大 在硬件中。
解决方法
对于证明在设计中并不稳健的设计，其变通办法 硬件旨在为 SDC 添加以下时序限制 文件：
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
额外的时序限制将使设计更加强大 跨越更广泛的 fitter 种子;但是，时序分析将 仍然报告地址和命令， 与 CK 时钟和 DQS 对比 CK 时钟关系故障。额外的时序限制 将无法在所有的 fitter 种子上生效。
此问题将在将来的版本中修复。