是的，使用 Quartus® II 软件为Stratix® V GX、GS 和 GT 设备实施绑定收发器通道时，通道布局存在限制。
必须将逻辑通道 0 分配到配备中央时钟分压器的通道。在 Stratix V 收发器设备中，这是收发器组中的通道 1 或 4，如下示例用粗体显示。
如果将 ATX PLL 用作 Tx PLL，必须将逻辑通道 0 置于：
- 通道 1 或通道 4。
- 此要求将每个收发器组的绑定接口数限制为 2 个。
GXB_[Tx，Rx]_[L，R][5，11，17，23] = 逻辑通道 5
GXB_[Tx，Rx]_[L，R][4，10，16，22] = 逻辑通道 4
GXB_[Tx，Rx]_[L，R][3，9，15，21] = 逻辑通道 3
GXB_[Tx，Rx]_[L，R][2，8，14，20] = 逻辑通道 2
GXB_[Tx，Rx]_[L，R][1，7，13，19] = 逻辑通道 0
GXB_[Tx，Rx]_[L，R][0，6，12，18] = 逻辑通道 1
如果将 CMU PLL 用作 Tx PLL，必须将逻辑通道 0 置于：
- 如果通道 4 被用作 CMU，收发器通道 1
- 如果通道 1 用作 CMU，则收发器通道 4
- 此要求将每个收发器组的可能绑定接口的数量限制为一个。
GXB_[Tx，Rx]_[L，R][5，11，17，23] = 逻辑通道 1
GXB_[Tx，Rx]_[L，R][4，10，16，22] = 逻辑通道 0
GXB_[Tx，Rx]_[L，R][3，9，15，21] = 逻辑通道 2
GXB_[Tx，Rx]_[L，R][2，8，14，20] = 逻辑通道 3
GXB_[Tx，Rx]_[L，R][1，7，13，19] = 用作 CMU
GXB_[Tx，Rx]_[L，R][0，6，12，18] = 未使用
如果未按照逻辑通道 0 放置要求进行操作，将导致与以下所示类似的 Quartus II 软件错误。
错误：将 I/O tx_serial_data[0] 传输器通道非法限制在该区域（210，21）至（210，21）：区域内没有有效位置
信息：由于用户位置限制（PIN_AK4），凌动 I/O 填充 tx_serial_data[0] 在位置PIN_AK4受到限制
错误：找不到启用绑定时钟线条的 I/O tx_serial_data[0] 传输器通道的位置
此限制计划在 Quartus II 软件的未来版本中删除。
要解决这一限制，您可以在收发器 Megawi™ 中将绑定模式设置为 PLL Feedback Compensation （fb_compensation）。
您仍必须遵守连续的通道放置要求。