说明
当以四分之一速率模式的 UniPHY DDR3 控制器以外部内存接口规范估算器工具 （HTML）中规定的最大频率运行时，您可能会看到从四分之一速率时钟域到半速率时钟域的内核计时路径上的计时违规。 这些路径 *qr_to_hr|dataout_r* 的形式：*hr_to_fr*
解决方法
过限这些路径有助于达到时序收敛。 为了对 fitter（但不是静态时序分析）超限这些路径，请在 Synopsys 设计限制（.sdc）文件中包含此限制。
#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}
此限制将这两个节点之间的最大延迟设置为非常短的延迟，从而导致 Quartus II fitter 将这些路径优先化。