为什么在使用基于 UniPHY 的内存控制器使用derive_pll_clocks时报告时出现时序问题？

由于 Quartus® II 软件版本 13.0 SP1 和补丁 1.dp5 出现问题，当满足以下标准时，您将观察Fitter编译阶段的某些警告消息，以及在 TimeQuest 时序分析器中报告 DDR问题： 

• derive_pll_clocks在使用基于 UniPHY 的宏功能生成的.sdc文件后，称为 Synopsys Design Constraint（.sdc）文件。
• 基于 UniPHY 的 DDR2 或 DDR3 内存控制器用于以下频率范围：

使用 TimeQuest 时序分析器在静态时序分析过程中可能会出现以下警告：

Warning (332088): No paths exist between clock target "variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

要解决此问题，下载并安装以下补丁。必须为以下补丁安装 Quartus® II 软件版本 13.0 SP1 补丁 1.dp5 才能正常运行。

• 下载面向 Windows 的版本 13.0 SP1 补丁 1.dp5l （.exe）
• 下载 Linux 版 13.0 SP1 补丁 1.dp5l （.run）
• 下载 Quartus® II 软件版本 13.0 SP1 补丁 1.dp5l （.txt） 的自述文件

必须重新生成 EMIF IP，并在以上补丁成功安装后重新编译设计。

此问题将在 Quartus II 软件的未来版本中解决。