在 Cyclone® V SoC 和 Arria® V SoC 设备中编译基于 UniPHY 的内存控制器时，您可能会遇到以下 fitter 错误。发生错误的原因是FPGA设备在芯片的某些部分中没有双区域时钟。
错误 （175020）：PLL 输出计数器非法约束到区域 （X， Y） 到 （X， Y）：区域中没有有效位置错误 （177013）：无法从 PLL 输出计数器输出路由到目标双区域时钟驱动程序，因为目标位于错误的区域中
解决方法是将pll_avl_clk、pll_config_clk和pll_addr_cmd_clk从双区域时钟更改为区域时钟。QSF 文件，如下所示：
从：
set_instance_assignment -name GLOBAL_SIGNAL “DUAL-REGIONAL CLOCK” -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL “DUAL-REGIONAL CLOCK” -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL “DUAL-REGIONAL CLOCK” -to if0|pll0|pll_config_clk
自：
set_instance_assignment -name GLOBAL_SIGNAL “REGIONAL CLOCK” -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL “REGIONAL CLOCK” -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL “REGIONAL CLOCK” -to if0|pll0|pll_config_clk