说明
由于 Quartus® II 软件版本 12.0 及更高版本出现问题，如果您的设计目标为包含一个带有未连接输出时钟的 PLL 英特尔® FPGA IP的 Stratix® V FPGA设计，则在 Fitter 期间可能会看到此错误。
解决方法
要解决此问题，可以将锁相环 （PLL） 输出时钟连接到您所需的逻辑，或者从 PLL 英特尔® FPGA IP 实例化中移除。
此问题从 Quartus® II 软件版本 12.1.1 开始修复。