说明
可满足Stratix® V 和Arria® V GZ 设备 ATX PLL 校准要求，即在设备配置开始时必须提供收发器参考时钟，条件是对时钟合成器设备的一次性可编程 （OTP） 非易失性内存（默认收发器参考时钟频率）进行编程。
根据时钟树设计，可在开始使用参考时钟FPGA配置并满足收发器校准要求。根据您使用的时钟合成器设备，在FPGA用户模式下（可能通过 I2C）重新编程时钟合成器的频率可能仍然可用。
时钟合成器设备生成的默认收发器参考时钟频率必须与 FPGA 设备收发器 IP 预期的默认频率相符。