说明
如果RdDmaWaitRequest_i信号在较长时间内被表明，则读取 DMA 模块的内部存储将变完整，从而使 PCI Express® 的硬核 IP 接收 FIFO 变得完整。一旦 FIFO 已满，一旦表明RdDmaWaitrequest_i信号，传入的数据包的处理就会停止。
解决方法
重新设计 RTL 以避免发布RdDmaWaitRequest_i。 或者，将其持续时间限制为每笔交易的几个时钟周期。