文章 ID: 000081166 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

我是否需要将 FIFO aclr 信号同步到我的 rdclk 或 wrclk 信号?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

对于Stratix®,Cyclone®和更早的家族而言,aclr 没有读取时钟 (rdclk) 敏感性。对于Stratix II、Cyclone II 及更新的设备产品家族,从 Quartus® II 软件版本 5.1 开始,删除 aclr 上的 rdclk 敏感性。 dcfifo 宏功能从版本 5.1 开始自动插入这些设备的内部 rdclk/ aclr 同步寄存器。

但是,此宏功能不会自动为 aclr 插入内部写入时钟 (wrclk) 同步寄存器,因为这样做可能会影响延迟,具体取决于 aclr 时序。 单时钟 FIFO 宏功能用户指南 (PDF)解释了如何在 aclr 和 wrclk 之间手动添加同步寄存器。

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本文适用于 2 产品

Cyclone® II FPGA
Stratix® II FPGA

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