文章 ID: 000081108 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在使用Arria V 10GBaseR PHY 软 PCS 时会看到时序违规?

环境

    英特尔® Quartus® II 订阅版
    时钟
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

由于 Quartus® II 软件版本 13.0 中存在问题,使用 Arria® V 设备 10GBaseR PHY 时,您可能会在软 PCS 逻辑中看到设置或保留时序违规。这是由于 PMA 时钟推广到全局时钟网络,引入了时钟偏斜。

解决方法

要修复时序违规,您可以在设计中添加以下 QSF 分配。

  • set_instance_assignment - name GLOBAL_SIGNAL"PERIPHERY CLOCK"-to *altera_xcvr_10gbaser*av_rx_pma|clkdivrx
  • set_instance_assignment - name GLOBAL_SIGNAL"PERIPHERY CLOCK"-to *altera_xcvr_10gbaser*av_tx_pma|clkdivtx

此问题将在 Quartus II 软件的未来版本中解决。

相关产品

本文适用于 2 产品

Arria® V FPGA 和 SoC FPGA
Arria® V GT FPGA

1

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。