说明
在个别情况下，出现有问题的代码词转换和 DQSEN 小程序（发生在 DQSIN 新兴边缘附近）可能会造成竞争状况，导致 DQS 延迟链输出失真和/或故障，从而导致随机读取错误。查看下表以了解基于使用的 Quartus® II 软件版本受影响的用例。：
| 装置 | 内存控制器位置 | 内存接口类型 | 频率 （MHz） | v13.0sp1.dp5 之前的 Quartus II | Quartus® II v13.0sp1.dp5 至 v14.0.2 | Quartus® II v14.1 或更高版本 |
| Cyclone® V &g Cyclone V SoC | HPS | DDR2 和 DDR3 | f | 敏感于 DQS Glitch | 不受影响 | 不受影响 |
| LPDDR2 | f | 不受影响 | ||||
| FPGA | LPDDR2 | f | 不受影响 | |||
| DDR2 和 DDR3 | f < 250 | 不受影响 | ||||
| 250 | 敏感于 DQS Glitch | |||||
| Arria® V > Arria V SoC | HPS | DDR2 和 DDR3 | f < 450 | 敏感于 DQS Glitch | 不受影响 | 不受影响 |
| f >= 450 | 敏感于 DQS Glitch | |||||
| LPDDR2 | f | 不受影响 | ||||
| FPGA | LPDDR2 | f | 不受影响 | |||
| DDR2 和 DDR3 | f < 250 | 不受影响 | ||||
| f >= 250 | 敏感于 DQS Glitch |
解决方法
通过绕过 DQS 延迟链，在 Quartus® II 软件版本 13.0sp1 中部分纠正了此问题，并在 14.1 版本和更高版本中完全解决了。重新生成 EMIF IP，并使用 Quartus® II 版本 14.1 或更高版本重新编译设计。对于使用 Cyclone V 和 Cylcone V SOC 进行的设计，以及无法升级到 Quartus II 14.1 版本的客户，请使用 mySupport 联系Altera。
对于使用 Arria V 设备进行设计，请访问以下链接：
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
可通过以下链接获取有关 Quartus® II 软件版本的补丁：
Quartus® II 13.0SP1：
Quartus® II 13.1.4：
Quartus® II 14.0.2：