关键问题
说明
使用在 英特尔® Stratix® 10 FPGA 上启用了 RSFEC 和/或 KR 模式的低延迟 100G 以太网英特尔® FPGA IP时，可以观察到时序违规。
解决方法
要在使用 英特尔® Quartus® Prime 版本 18.0 或 18.1 时解决这些时序违规问题：
- a.检查 低延迟 100G 以太网 英特尔® FPGA IP 位置 使用 Quartus Prime Chip Planner。
- 如果内核中的任何硬块在放置英特尔® Stratix® 10 100G IP 时，可能会造成长路由，并导致错误的时序。
- 如果是这种情况，请在可能的情况下选择不同的收发器位置。
- b. 尝试种子清扫，以获得更好的时序结果。
这个问题已得到改进，但在英特尔® Quartus® Prime 版软件的版本 19.1 中并未解决。