关键问题
说明
如果您生成用于低延迟 40-100GbE IP 的 VHDL 模型 内核无法正确模拟。
解决方法
此问题没有变通办法。必须生成您的 IP 内核 Verilog HDL 变体。
此问题将在低延迟的未来版本中解决 40 Gbps 和 100-Gbps 以太网 MAC 和 PHY MegaCore 功能。