错误：Cruclk [0] GXB 接收器 PLL 的 GXB 接收器 PLL 的 GXB 接收器通道凌动"rio_rio：rio_rio_inst|rio_riophy_xcvr：riophy_xcvr|rio_riophy_gxb：riophy_gxb|alt2gxb：alt2gxb_component|channel_rec[0]。receive"的频率范围必须为 50.0

在完整编译过程中，可能会显示以下错误消息。这是由于不正确的 CMU PLL 不锁频时间。由于相同问题，您可能会遇到一些模拟问题。

要解决此错误， 打开 _riophy_gxb.v， 更改

alt2gxb_component.cmu_pll_inclock_period = 100000/输入时钟频率，不正确的值。然后，重新生成 RapidIO^® MegaCore^®的 IP 功能模拟模型。

要重新生成 IP 功能模拟模型：

1.       打开命令提示符，并将路径定向到项目目录。

2.       键入以下命令行，以使用 quartus_map 命令行选项 SIMGEN_RAND_POWERUP_FFS=OFF 为 IP MegaCore 重新生成 IP 功能模拟模型：

quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog，SIMGEN_RAND_POWERUP_FFS=OFF"--family=stratixiv \

--source="./rio_rio.v" \

--source="./rio_riophy_gxb.v" \

--source="./rio_phy_mnt.v" \

--source="./rio_riophy_xcvr.v" \

--source="./rio_riophy_dcore.v" \

--source="./rio_riophy_reset.v" \

--source="./rio_concentrator.v" \

--source="./rio_drbell.v" \

--source="/rio_io_master.v" \

--source="./rio_io_slave.v" \

--source="./rio_maintenance.v" \

--source="./rio_reg_mnt.v" \

--source="./rio_transport.v" \

rio.v

3.       您需要根据正确的设备和 HDL 信息修改命令行。

例如："CBX_HDL_LANGUAGE=Verilog"或"CBX_HDL_LANGUAGE=HDL"

"--家族=Stratix^® IV"或 = "Arria^® II GX， Cyclone^® IV， Arria GX， Stratix II GX"

4.   命令完成后，Quartus^® II 软件将重新生成具有更改的 CMU PLL Inclock 设置的新的 IP 功能模拟模型文件。

错误：Cruclk [0] GXB 接收器 PLL 的 GXB 接收器 PLL 的 GXB 接收器通道凌动"rio_rio：rio_rio_inst|rio_riophy_xcvr：riophy_xcvr|rio_riophy_gxb：riophy_gxb|alt2gxb：alt2gxb_component|channel_rec[0]。receive"的频率范围必须为 50.0 MHz 到 623.1 MHz