文章 ID: 000080517 内容类型: 错误讯息 上次审核日期: 2020 年 01 月 06 日

Error (17900):要正确启用链路由器功能,面向 DSP 模块 WYSIWYG 基元的端口 CHAININ ”<design_path>|<design_name>_DSP0“必须从前一个 DSP 模块的 CHAINOUT 端口连接</design_name></design_path>

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime Pro Edition 软件版本 19.3 及更早版本出现问题,当您将包含两个或多个 DSP 模块的设计从英特尔® Stratix® 10 设备迁移到英特尔 Agilex 7 设备时,您可能会看到下面的®合成错误消息。此错误仅在 VHDL 中发生,但发生在 Verilog HDL 中。

    Error (17900):要正确启用链路连接器功能,DSP 模块 WYSIWYG 基元“|_DSP0”的端口 CHAININ 必须从前一个 DSP 模块的 CHAINOUT 端口连接。

    Error(17860):将 DSP 模块 WYSIWYG 基元“|_DSP0”的端口 CHAININ 的宽度设置为“真实”use_chainadder 时,应为 64 位。

    合成解释 DSP 模块的链出宽度错误地解释为 0。您可能需要根据您的设计要求进行相应更改。

    解决方法

    要解决此问题,您可以双击合成错误消息,并通过添加 英特尔 Agilex® 设备的 CHAINOUT 端口宽度来手动修改 DSP 模块。

    请参阅以下代码示例:

    通用地图(

    operation_mode =>“m27x27”,

    clear_type =>“sclr”,

    ...

        chain_inout_width => ,// 添加此代码

    output_clken =>“1”

    )

    端口地图(

    clk => clk、

    ...

      chainout =>... // 在添加上面的代码 之前,请确保此端口已在此处

    );

    此问题从英特尔® Quartus® Prime Pro Edition 软件版本 21.3 开始修复。

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    英特尔® Agilex™ FPGA 和 SoC FPGA

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