文章 ID: 000080511 内容类型: 故障排除上次审核日期: 2021 年 08 月 27 日

为什么英特尔® Arria® 10/Cyclone® 10 硬 IP 为 PCI Express* Verilog 文件生成的端口"sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"与 EDA 网络列表中的端口名称不同？

环境

错误 ID: 1507344137

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 19.4 已修复版本: 20.1

FPGA 知识产权

面向 PCI Express* 的英特尔® Arria® 10 Cyclone® 10 硬核 IP

已找到版本: 19.4 已修复版本: 20.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于英特尔® Quartus® Prime 专业版软件版本 19.4 及更早版本出现问题，您可能会看到英特尔® Arria® 10/Cyclone® 10 硬核 IP 在 PCI Express* 和 EDA 网络列表中生成的 Verilog HDL 文件存在不匹配的情况。

Verilog HDL 文件：sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

/quartus/eda/sim_lib/twentynm_hip_atoms.v：sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

解决方法

要解决此问题，请将端口名称编辑为"sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"

此问题从英特尔® Quartus® Prime Pro Edition 20.1 版开始修复。