文章 ID: 000080226 内容类型: 错误讯息 上次审核日期: 2013 年 02 月 03 日

错误：DLL 在该区域 （X， Y） 到 （X， Y） 的非法限制：区域内没有有效位置

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在 Quartus® II 版本 12.1 中编译基于 UniPHY 的内存控制器时，您可能会遇到上述 fitter 错误。出现此错误的原因是这两个 PLL 之间没有专用的时钟路由资源。

     

    解决方法

    解决方法是在pll_ref_clk输入和 PLL 之间插入时钟缓冲区 （altclkctrl）。

    相关产品

    本文适用于 15 产品

    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Stratix® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Cyclone® V E FPGA
    Arria® V GZ FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。