文章 ID: 000080168 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我的 Stratix IV PLL 合并在一起,即使它们不共享公共输入?

环境

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件版本 10.1 SP1 和更高版本出现了问题, phaseclock_select 即使两个 PLL 的其余端口不常见,共享常见端口的 Stratix® IV PLL 也可能会错误地被合并在一起。

    这个问题可能会导致门级模拟和硬件的功能问题。

    要解决此问题,关闭 自动合并 PLL Fitter 设置,以防止 Quartus II 软件合并 PLL。

    此问题计划在 Quartus II 软件的未来版本中得到解决。

    相关产品

    本文适用于 3 产品

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

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