文章 ID: 000080127 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我的Stratix读取的 DQS 信号卡在不正确的相移上?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 在Stratix设备中使用 DQS 信号时,需要确保配置后对FPGA的 DLL 参考时钟始终有效。这意味着 DLL 参考时钟需要满足 IO 标准的 VIH 和标准。如果 DLL 参考时钟不符合指定的电压级别,DLL 初始化阶段可能会损坏,导致不正确的相移值。即使 DLL 是自校准的,但是如果计数器基础值在初始化过程中损坏,则相移的偏移将不正确,并且无法更新,除非您为设备通电。

调试此问题时,首先检查 DLL 参考时钟上的终止。对 VTT 的下拉功能允许 DLL 参考时钟信号在无驱动线路时进入确定状态。

相关产品

本文适用于 1 产品

Stratix® FPGAs

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。