说明
对于Stratix® III 和 Stratix IV 设备，如果至少一个 PLL 使用级联后扩展计数器来实现低输出时钟频率，并且 PLL 在设计中与另一个 PLL 进行合并，则对于 Stratix® III 和 Stratix IV 设备，Quartus® II 软件版本 11.0 SP1 以及更早的版本可能会生成错误的低频率输出时钟。
Quartus® II 软件可以在设计中的 2 个 （或更多） ALTPLL 实例组合为一个 PLL 资源时合并 PLL。 例如，如果两个 ALTPLL 宏功能具有相同的参考时钟、相同的重置信号，并且每个都具有可由单个 PLL 生产的输出时钟，则它们将被合并到同一个资源中。
在 Quartus® II 软件版本 11.0SP1 及更早版本中，合并功能未正确实施级联计数器。 PLL 使用报告将显示已实施预期时钟频率，且时序分析将以预期的时钟速率执行，但时钟输出可能与设备中所需的输出频率不相等。
要解决此问题，请关闭用于您项目的"自动合并 PLL"。 此选项可在 分配菜单 - Settings - Fitter Settings - More Fitter 设置 中找到。