文章 ID: 000079975 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

在 HardCopy IV GX 中使用 UniPHY 设计在 533MHz 上实施 DDR3 SDRAM 控制器的初始标准是什么?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

介绍

如果您的 DDR3 SDRAM 控制器的 UniPHY 设计速度为 533MHz,符合以下基本标准,并且您已对与所需的内存接口配置实例化的编译设计进行了一些初步分析,您应通知本地 FAE 并请求与 HardCopy 技术营销团队和 HardCopy 设计中心 (HCDC) 进一步沟通,了解设计机会。HCDC 将要求对设计进行进一步分析,并可能需要在 HCDC ASIC 设计流程中执行设计试用位置和路由,以确保在接收 HardCopy 迁移设计 (DR2 milestone) 设计之前,该设计能够实现时序收敛。

背景

UniPHY DDR3 Megafunction 中的 Quartus® II 软件版本 10.1 已通过试用路径由 HardCopy 设计中心进行验证,但未完成测试设计的物理胶带。

该设计使用 Quartus® II 软件版本 10.1 Build 145 完成,采用单个内存控制器接口构建,该接口配置为单 Rank 72 位宽 (DQ) DDR3 533 MHz 接口,该接口均包含在设备 I/O 的一个边缘,使用 HC4GX35FF1152 在商业工作条件下(0C 和 85C 结点温度)。针对所有光伏T 拐角的给定测试案例实现了时序收敛,但几乎没有残留正松弛(

设计设置使用 UniPHY Megafunction 中提供的默认主板和旋转速率参数,如 IP Megawiductd 生成的 dut_timing.tcl 文件中所示。

每一个设计系统都是独一无二的,因此您必须将这些设置与您的系统环境进行比较,看看您的设计是否可与这些设置相媲美。一些实施细节会有所不同,有助于或阻碍时序松弛结果。例如,在 I/O 上达到分流速率会损害 DQ/DQS 写入捕获时序余量,但 DQ/DQS 组中更紧密的电路板走线偏差有助于达到时序余量。

 

设计标准

 

使用基于 UniPHY 的 533 MHz DDR3 SDRAM 控制器进行 HardCopy IV GX 设计的基本要求:

 

·仅使用在 Quartus® II 软件版本 10.1 或更高版本中发布的 DDR3 UniPHY IP。在 Hardcopy IV GX 设备中,Altmemphy IP 无法达到 533 MHz。

·仅使用带 FF 封装的 HardCopy IV GX 设备,LF 或 WF 封装无法达到 533 MHz;根据密度需求,您可以选择FPGA的配套选择。

·支持单 Rank 实施,多 Rank 实施将降低性能限制,不会达到 533 MHz,因为 HardCopy 上每根引脚的寄生负载增加,FPGA设备以及桌面限制。

·项目设置中应规定商业运行条件(0C 和 85C,以获取最小/最大结点温度)。Hardcopy IV GX 设备将无法针对工业运行条件实现 533 MHz DDR3 接口的时序收敛。

·不保证 I/O 变通方法适用于 Hardcopy IV GX 设备中的 DDR3 533 MHz。使用 Pin Planner 和 I/O 存储体信息,包含整个 DDR3 内存接口 I/O 位置,位于芯片的同一边缘。所有地址和命令引脚,以及 DQ/DQS/DM 引脚,以及 DDR3 超级功能中使用的 PLL 参考时钟输入。

·不要通过 PLL 参考Inclk引脚之前的内部路径驱动 PLL 的参考时钟。这包括在不同的边缘 I/O 引脚上输入的参考时钟,并通过全局时钟资源将时钟路由到 DDR3 IP 实例化 PLL 位置驻地。使用与 PLL 位置相邻的主时钟输入引脚为 PLL 提供参考时钟。不要串联 PLL 参考时钟。

·在构建内存接口设计时,尽可能符合 DDR3 IP Megawifoundd 中的默认时序和主板跟踪延迟设置。超出规定值的任何偏差都可能妨碍内存接口的时序成功收敛。

·设计旨在实现 DDR3 IP 控制器和数据路径逻辑的重置信号的共享控制并同步。在设计时,它可以异步表明重置在所有区域,但会在本地时钟域中同步移除重置,以确保正确的重置恢复和删除。

·使用模拟工具在内存 I/O 接口上提取最差情况的变流速率数据,并在 DDR3 IP Megawizhd 中提供这些信息,以提高时序准确性和时序余量。如果无法使用仿真工具,使用 Quartus II 软件 Pin Planner 中的高级 I/O 时序 (AIOT) 主板模型规划器对您的主板跟踪环境进行建模,并在编译设计后,从 TimeQuest STA 报告中提取最坏情况报告的旋转速率数据,该报告来自修订版>.sta.rpt 文件的"信号完整性指标"部分。使用该旋转速率信息代替 DDR3 IP Megawizhd 中的仿真派生数据,然后从 DDR I/O 接口引脚的设计中移除 AIOT 主板建模,这样主板寄存器在分析中不会出现双误码,因为 DDR3 IP megawirationd 时序限制和校准分析如果在 Megawi startupd 中正确输入参数,则会考虑主板效果。

·在 Megawizhd 设置中启用"HardCopy 兼容性"复选框时,为调试接口端口和 DDR3 IP Megawizhd 中可用的 DLL/PLL 重新配置端口在设计中构建用户可访问控制。

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本文适用于 2 产品

HardCopy™ IV GX ASIC 设备
英特尔® 可编程设备

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