文章 ID: 000079862 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

如果我的设计失败 DCD(责任周期失真)合规性测试,是否值得关注使用 Altera EMIF(外部内存接口)IP 的 DDR 计时?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果您的设计未通过 DCD 合规性测试,如果出现以下情况,仍可通过 PVT(工艺、电压和温度)保证系统功能:

所有内存时序参数均在 EMIF IP GUI(图形用户界面)中正确设置,根据内存速度等级,请参阅内存供应商的数据表

所有主板级的效果都在"主板设置"选项卡下正确输入。您必须使用 HyperLynx 或类似仿真器才能获得这些代表您的主板的值。

您设计中的 EMIF 时序分析比 TimeQuest 时序分析的正余量大

  • Altera Quartus® II 软件外部内存接口时序分析是一项完整的系统级分析,包括 PCB 效果,如 ISI、SSI、FPGA效果,如基于 DQ/DQS/CK 的提升/降低建模以及 DCD,和内存设备特性,如 tDQSQ、tQH、tDS、tDH、tIS、tIH、tDQSCK、内存校准。
解决方法

 

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