关键问题
说明
在编译 Qsys 生成的 IP 核期间，TimeQuest 时序分析器可能会显示指示 SDC 的警告消息 正在忽略限制。出现这些消息是因为 TimeQuest 读取 altera_avalon_half_rate_bridge_constraints.sdc 文件 即使不使用半速率桥接功能。
此问题影响所有 Qsys 生成的配置。
此问题对设计没有影响。
解决方法
为防止显示警告消息，请移除 altera_avalon_half_rate_bridge_constraints.sdc 文件 从项目和任何 .qip 文件。
此问题将在将来的版本中修复。