说明
在Altera中使用 aclr® 双时钟 FIFO 宏功能，您需要确保 aclr 的边缘从未发生在写入时钟的新兴边缘。如果发生该条件，则有可能其中一个计数器（读取或写入），而另一个则不读。这会使读取侧和写入方根据 FIFO 中有多少个词来确定有多少个词。例如 ， 如果 aclr 产品线有偏斜，则一个计数器将比另一个计数器的 aclr 长。
您可以在进入 FIFO 之前将 aclr 推迟大约半个周期，方法是添加 D 倒装波 （DFF），其中反转 aclr 连接到 DFF 的预设端口，而反向 wrclk 则连接到 DFF 时钟，同时 DFF 的 D 端口连接到接地。然后，您可以将 DFF 的输出用作 FIFO 的工具;这确保 aclr 的边缘从未在写入时钟的新兴边缘发生。此变通方法的一个替代方法是：在 aclr 处于活动状态时，使 wrreq 较低，以确保两个计数器都无法迁移。
如果您对托盘出现不足情况的检查，您不必担心读取侧的问题。声明 aclr 时，FIFO 便被清空，从而忽略所有读取请求。这与低持有 rdreq 类似。