关键问题
说明
这个问题会影响 DDR2、DDR3 和 LPDDR2 产品。
针对 Cyclone V 设备的外部内存接口可能 以下节点到以下节点的路径上出现计时故障 FPGA内核：
*if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*
解决方法
此问题的变通办法如下：
- 限制内核节点的放置，以满足时间要求 要求。
- 使用多个种子和额外的合成来编译 IP 并启用 fitter 优化。
此问题将在将来的版本中修复。