说明
由于标准延迟格式输出文件（.sdo）时序文件（Stratix®II LVDS 接收器基元）的已知问题，您可能有此问题。bit_slip组件dataout_reg实例的数据输入和时钟信号之间出现时序违规。
Quartus® II 时序分析器不报告这些保留时间违规。时序分析器检查 LVDS 模块中的接收器偏斜余量 （RSKM），并报告任何违规情况。只要 RSKM 满意，硬件即可工作。bit_slip电路正确设定了最后一个输出位。
因此，可以安全忽略这些来自模拟 LVDS 接收器的抓握违规行为。
Quartus® II 软件版本 5.0 SP1 解决了此问题。从此软件版本开始，SDO 文件不包括只要 RSKM 被满足，就可确保工作的硬件的保留时间检查。