文章 ID: 000079190 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

针对 Arria V 和 Cyclone V 设备的设计可能会出现时序故障

环境

  • Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    此问题影响 DDR2、DDR3 和 LPDDR2 SDRAM 控制器 和 UniPHY 合作。

    Arria V GX/GT/SoC 上的 DDR2、DDR3 和 LPDDR2 软接口 或者Cyclone V 和 SoC 设备可能会在达到时序时遇到问题 以特定最大频率关闭。

    具体来说,此问题会影响采用的软接口 以下配置:

    • Arria V 四分之一速率 DDR3,600 MHz 或更高
    • Arria V 半速率 LPDDR2,300 MHz 或更高
    • Cyclone V 半速率 DDR3,300 MHz
    • Cyclone V 半速率 DDR2,300 MHz
    解决方法

    此问题的变通办法是应用相应的解决方法 关于您的配置的解决方案,如下所述。

    DDR3、DDR3L 和 LPDDR2 SDRAM EMIF 规范 Arria V GX/GT/SoC 设备更新

    • 对于 Arria V GX/GT/SoC, -I3 速度等级设备与 DDR3 SDRAM 组件连接 1 个芯片选择使用 667 MHz 软内存控制器: 将 DDR3 SDRAM 组件升级为 1066 MHz DDR3 SDRAM 组件 达到指定的最大频率。
    • 对于Arria V GX/GT/SoC,-I3速度 带有 1 个芯片的 DDR3L SDRAM 组件的级设备连接 选择使用软核内存控制器: 最大频率降级为 600MHz。
    • 对于Arria V GX/GT/SoC,-C4速度 带有 1 个芯片的 DDR3 SDRAM 组件的级设备连接 选择使用软核内存控制器: 对于采用总接口的设计,最大频率降级为 600 MHz 64 位及以上的宽度和 633 MHz,用于设计,具有总接口宽度 64 位以下。将 DDR3 SDRAM 组件升级到 1066 MHz DDR3 SDRAM 组件以达到指定的最大频率。
    • 对于Arria V GX/GT/SoC,-C4速度 带有 1 个芯片的 DDR3L SDRAM 组件的级设备连接 选择使用软核内存控制器: 最大频率降级为 600 MHz。
    • 对于Arria V GX/GT/SoC,-C5速度 带有 1 个芯片的 DDR3L SDRAM 组件的级设备连接 选择使用软内存控制器在 533 MHz: 将 DDR3L SDRAM 组件升级为 800 MHz DDR3 SDRAM 组件 达到指定的最大频率。
    • 适用于 Arria V GX/GT/SoC、-C5和 I5 速度级设备与 LPDDR2 SDRAM 组件连接 1 个芯片选择使用 333 MHz 的软内存控制器: 将 LPDDR2 SDRAM 组件升级为 400 MHz DDR3 SDRAM 组件 以达到指定的最大频率。
    • 对于Arria V GX/GT/SoC,-C6速度 带有 1 个芯片的 LPDDR2 SDRAM 组件的级设备连接 选择使用 300 MHz 的软内存控制器: 将 LPDDR2 SDRAM 组件升级为 400 MHz DDR3 SDRAM 组件 以达到指定的最大频率。

    对于不受此影响的其他影响的配置 此规格更新, 如果您遇到时序故障, 编译 使用多个种子以及额外的合成和 fitter 优化的 IP 启用。

    此问题将无法解决。

    最大频率规范的解决方案一直是 更新于外部内存接口规范估算器。

    相关产品

    本文适用于 2 产品

    Arria® V FPGAs and SoC FPGAs
    Cyclone® V FPGAs and SoC FPGAs

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