说明
相应设备的手册将包含有关每侧允许的 DQ/DQS 组的最大数量的信息。 手册还会告诉您每个 DQ/DQS 组针对您正在使用的特定类型的内存技术的最大数据引脚数。 此数据支持您确定在 FPGA 一侧的接口大小。
如果您想实施混合接口，其中数据引脚位于FPGA的多个侧面，您将确定 DLL 可以连接的引脚并相应地更改计算。
例如，与 Stratix® IV 合作，手册章节 介绍 Stratix IV 设备中的外部内存接口 （PDF）， 第 36 页中的表 7-7 指出 DLL1 可以连接到它旁边的所有存储体 （ie）。银行 1A、1B、1C、2A、2B、2C、7A、7B、7C 和 8A、8B 和 8C。
外部内存 PHY 接口宏功能用户指南 （Altmemphy） （PDF）还为您提供所有内存控制器的最大支持内存接口数据宽度的信息（最大数据宽度为 288 位）。