说明
要在 Arria® V、Cyclone® V 和 Stratix® V 设备家族的精度可调 DSP 模块中推断预加器，请确保将数据输入大小再调整一个额外的位，以考虑预加法器功能内的载入。
解决方法
要查看类似示例，请使用 Edit > Insert 模板中提供的 Quartus II 软件模板......> VHDL >算法 >> DSP 功能（Stratix-V、Arria-V 和 Cyclone-V）的完整设计。 从预加法器中选择其中一个带有引法器模板的乘法器模板，例如从预加法器模板中借助 一个"推号"乘法器。
这些模板也可以通过 Verilog 模板获得。