为什么在使用 RLDRAM II Megacore 时会收到以下警告？
警告：凌动"top_controller_wrapper：top_controller|top_controller_auk_rldramii_datapath：rldramii_io|top_controller_auk_rldramii_dqs_group：auk_rldramii_dqs_group_0|dqs_io~regout"有应以 DDIO 输入和双向模式连接的端口 REGOUT
警告：凌动"top_controller_wrapper：top_controller|top_controller_auk_rldramii_datapath：rldramii_io|top_controller_auk_rldramii_qvld_group：auk_rldramii_qvld_group_0|qvld_capture~regout"有应在 DDIO 输入和双向模式中连接的端口 REGOUT
警告：由 DQS I/O 引脚馈送的 DQ I/O 引脚"top_rldramii_qk[0]"具有不同的输出启用项 - 所有由相同 DQS I/O 引脚馈送的 DQ I/O 引脚都应该有相同的输出启用信号信息：I/O 引脚
RLDRAM II megacore 使用 Stratix® II IO WYSIWYG 来创建 DDIO 功能。Stratix II IO WYSIWYG 用于生成 DQ 引脚、DQS 延迟元件和 QVLD 捕获。这些警告旨在通知用户一些 IO WYSIWYG 端口未连接。这是由于设计上使用 IO WYSIWYG 的模式，因此可以安全忽略。
上面第三个警告中的信息消息也是从设计上发布的。QVLD 使用同一延迟的 DQS 信号捕获 DQS，因此 Quartus® II 软件认为 QVLD 与 DQ 引脚的针脚类型相同。QVLD 是设备的一种输入，因此输出启用永久绑住低。但是，DQ OE 会不断切换。Quartus II 指出 QVLD OE 应该切换，因为它认为 QVLD 是数据引脚。这可以安全地忽略。