文章 ID: 000078896 内容类型: 错误讯息 上次审核日期: 2014 年 07 月 17 日

错误:{variation_name}_p0_pin_map.tcl:找不到 PLL 参考时钟

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当基于 UniPHY 的内存控制器的 PLL 参考时钟输入从另一个 PLL 馈送时,您可能会看到上述错误。虽然不建议级联 PLL,但允许使用,并且设计应用警告进行编译,但是不会出错。

    上述错误的原因是,_p0_pin_map.tcl 文件中的分层级别数超过了_p0_get_input_clk_id程序中的值。

    解决方法

    执行以下步骤来修复该错误:

    • 打开 _p0_pin_map.tcl 文件
    • 搜索字符串results_array 9
    • 将值从 9 更改为更大的值,例如 20
    • 保存 _p0_pin_map.tcl 文件
    • 重新编译设计,您不应看到以上错误

     

    相关产品

    本文适用于 1 产品

    Stratix® V GS FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。