文章 ID: 000078826 内容类型: 产品信息和文件 上次审核日期: 2013 年 05 月 24 日

使用专用的级联路径时，如何在 PLL 英特尔® FPGA IP中连接 refclk 和 adjpllin 端口？

环境

  • 英特尔® Quartus® II 订阅版
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当 PLL 英特尔® FPGA IP在启用 Cascade 下游 PLL 选项的情况下配置时，有两个参考时钟输入（refclk 和 adjpllin）。

     

    解决方法

    您需要将上游的“Cascade out”信号连接到 adjpllin 输入端口，然后可以让 refclk 输入未连接。

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