说明
确定性延迟模式中使用的收发器 TX 通道的一些配置将导致 Quartus® II 软件中的不正确的时序分析。在这些特定情况下，时序分析器忽略从pll_inclk到 TX PLL 的时钟路径，忽略 TX PCS 模块之前的时钟路径，从而对受影响的路径进行不正确的时序分析。 这些受影响的路径似乎具有适当的时序收敛，从而掩盖由于不正确的时序分析而潜在的时序违规。
以下设备家族和配置会受到影响：
- Stratix® IV GX、Stratix IV GT、Arria® II GX 和 HardCopy® IV GX 设备具有确定性延迟模式， 并且 启用 PLL PFD 反馈 和 使用字节串行器在使用 Quartus II 软件版本（从 9.1 到 10.0 SP1）时会受到影响。
- Cyclone®使用 Quartus® II 软件版本 10.0 和 10.0sp1 时，具有确定性延迟模式并 启用 PLL PFD 反馈的 IV GX 设备会受到影响。
请注意，Altera CPRI MegaCore（不使用 PLL PFD 反馈功能）和 Arria II GZ 设备不受此问题影响。
此问题计划在 Quartus II 软件的未来版本中解决。如果此问题导致立即问题，请使用 mySupport 提交服务请求。