关键问题
说明
此问题会影响 DDR2 和 DDR3 产品。
DQS 与 CK 时序关系的主板偏斜分析为 作为 报告 DDR 命令的一部分执行。计算方法 对于设置，并保留 DQS 与 CK 关系的余量是不正确的。
解决方法
此问题的变通方法是生成您的外部设备
内存接口，然后对interface_name文件作出以下更改
在 UniPHY IP 子模块文件夹中：
了解 DQS 与 CK 时序限制 .sdc 文件。这就是set_output_delay限制 在DQS vs CK PATH文件的一节中。在-max和限制中修改该-min术语 从添加到减损。(minCK_DQS_skew)插拔(maxCK_DQS_skew)，以进行 限制。
正确的限制如下：
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
实施此变通办法后，TimeQuest 将分析
正确处理 DQS 到 CK 关系。您可能看不到更改
在报告的设置中，如果您 minCK_DQS_skew 是
该的负数 maxCK_DQS_skew 。
此问题将在将来的版本中修复。