说明
在将 Cadence 模拟工具与 SOPC Builder 或 Qsys 生成的 VHDL 文件一起使用时，您可能会看到此警告。此警告对模拟结果没有任何影响，可以安全忽略。
解决方法
使用 Cadence 模拟工具中的以下 Tcl 命令可以抑制此警告消息：
ncsim> set pack_assert_off {std_logic_arith}