问题：361429 第 5 章"PCI Express 重新配置模块信号 — 硬 IP 实施"
PCIe® IP 中所需的最大avs_pcie_reconfig_clk频率为 50MHz。使用较高的频率将导致 dprioout 总线上的设置时序违规。
问题：336210 第 5 章"信号"
请忽略《PCI Express 用户指南》第 5-1 页上的以下句子：
"硬 IP 实施对使用 Avalon-MM 接口的设计不可用。"
问题：309948 第 4 章"功能说明"：时钟部分
在该文档的时钟部分下，讨论了以下配置：
- MegaWi™插件管理器设计流程时钟 — 硬核 IP 实施
- MegaWi plugd 插件管理器设计流程时钟 — 软 IP 实施
- SOPC® Builder 设计流程时钟 — 软 IP 实施
没有部分可讨论 SOPC Builder 设计流程时钟 — 硬 IP 实施
"SOPC Builder 设计流程时钟 —软 IP 实施"中的信息也适用于硬 IP 实施。
问题：309946 第 4 章"功能说明"：时钟部分
图 4-23。SOPC Builder -Separate Clock Domains（独立时钟域）缺失信息。
此图应显示 PCI Express Megacore® Avalon® MM 模块的两个时钟输入。表 5-39 讨论了两个时钟输入（Ref_clk和 clk）。Avalon-MM 时钟信号，但未显示在图 4-23 中。
问题：307753 第 5 章"信号"：Avalon-ST 接口部分
表 5-2中rx_st_bardec0信号的说明。64 位或 128 位 Avalon-ST Rx 数据路径状态如下：
"TLP 的解码条位。它们对应于交易层的rx_desc[135：128]。它们在第二轮的rx_st_data0中有效。"
64 位数据路径的文档更正，描述符将耗用 2 个时钟周期。
上述声明不适用于 128 位接口。 对于 128 位数据路径，整个描述符只需要 1 个时钟周期，因此 bardec 在第二个周期中无效。
问题：314540 第 5 章"信号"：Avalon-ST 接口部分
表 5-16 显示 12 位信号（cfg_np_bas[11：0]）被压缩在 8 位字段中。此信息不正确。cfg_np_bas是一个 12 位信号。 表 5-16 中地址 7 （DW 7） 的正确映射如下：
位[31：24] = 所有 0's
位[23：12] = tl_cfg_ctl[23：12]
位[11：0] = cfg_np_lim[11：0]
问题：321267 第 5 章"信号"： 重置信号部分
表 5-8。重置信号（第 2 部分，共 2 部分）讨论了reset_status信号，但是不提供信号推导方式的详细信息。
以下文本将包含在用户指南的 Quartus II 版本 9.1 版本中：
"reset_status信号是 srst 和 crst 的函数。如果上述两个信号中有一个表明这一点，便reset_status表明。当 npor 信号表明，reset_status重置为零。"
问题：321274 第 4 章的"功能说明"： 架构部分
交易订购规则为 详情见表 4-2。
本节将更新用户指南 Quartus® II 版本 9.1 中的以下文本，"MSI 请求以与 PCI Express 内存写入请求完全相同的方式进行验证，在流量控制、订购和数据完整性方面与他们产生差异。"
问题：321277 第 4 章 "功能说明" ECRC 部分
用户指南 中有关用户应用程序如何指出启用 ECRC 转发时内核出现了 ECRC 错误的信息。以下信息将添加到用户指南的 Quartus II 版本 9.1 版本中，"当应用程序检测到 ECRC 错误时，应将ERR_NONFATAL消息 TLP 发送到 PCI Express MegaCore 功能以报告该错误。
有关错误处理的更多信息，请参阅《PCI Express 基础规范》第 6.2 节（修订版 2.0）中的错误信号发布和日志记录。"
问题：321281 第 5 章"信号"： 重置信号部分
时钟所涉及的哪些方面的信息 用户指南中丢失reset_status信号是同步的。以下信息将添加到用户指南的 Quartus II 版本 9.1 版本中，"reset_status 信号与 pld_clk 同步。因此，只有在pld_clk稳定的情况下，reset_status信号才会被分解。"
问题：321282 第 5 章："信号"完成侧带信号部分
cpl_err[6.2] 说明将包含用户指南 Quartus II 版本 9.1 版本中的以下更新信息：
cpl_err[2]：Completer abort 错误。应用程序表明该信号 回复发布或未发布、拥有完整版中止 （CA） 的请求 完成。在未发布请求的情况下，应用程序会生成并 向请求者发送具有完整中止 （CA） 状态的完成数据包 然后向 MegaCore 函数表明此错误信号。The MegaCore 函数自动在配置空间中设置错误状态位 注册并发送错误消息，并根据 PCI Express 基座 规范.
cpl_err[3]：意外完成错误。必须表明此信号 当应用层主模块检测到意外的完成时 交易。检测和报告许多意外完成案例 在内部按 MegaCore 功能的交易层。有关以下列表 案例，请参阅 第 4-54 页上的"交易层检测到的错误".
cpl_err[4]：对于发布的 TLP，不支持的请求错误。应用程序 表明此信号将已发布的请求视为不受支持的请求 （UR）。 MegaCore 功能会在 c 中自动设置错误状态位启用空间寄存器，并按照 PCI Express 基本规格.许多不支持的请求是 通过 MegaCore 的交易层在内部检测到并报告 功能。有关这些案例的列表，请参阅 "交易检测到的错误 第 4-54 页上的 层级.
cpl_err[5]：未发布 TLP 不受支持的请求错误。 应用程序声称此信号针对未发布请求的响应 不受支持的请求 （UR） 完成。在这种情况下，应用程序发送 返回请求方，带有不受支持的请求状态的完成数据包， 并向 MegaCore 函数表明此错误信号。The MegaCore 在配置空间寄存器中自动设置错误状态位和 按照 PCI Express 基座 规范.检测和报告许多不支持的请求 在内部按 MegaCore 功能的交易层。有关以下列表 案例，请参阅 第 4-54 页上的"交易层检测到的错误"
cpl_err[6]：日志磁头。表明信息后，请err_desc_func0标头。 用于 MegaCore 功能的软 IP 和硬 IP 实现 使用 Avalon-ST 接口。 如已声明，如果是 TLP 接头，则会记录在 AER 头的日志寄存器中 检测到第一个错误。使用时，应同时表明该信号 时间即对应 cpl_err 错误位 （2、3、4 或 5）。在软 IP 中 实施， 应用程序将 TLP 标题显示到 MegaCore 函数 err_desc_func0 总线。在硬核 IP 实施中， 应用程序通过写入，将标题呈现给 MegaCore 函数 在声明之前，为 4 个 LMI 寄存器遵循值 cpl_err[6]：
¨lmi_addr：12 h81C，lmi_din：err_desc_func0[127：96]
¨lmi_addr：12'h820，lmi_din：err_desc_func0[95：64]
¨lmi_addr：12 小时 824，lmi_din：err_desc_func0[63：32]
¨lmi_addr：12 小时 828，lmi_din：err_desc_func0[31：0]
请参阅 页面 5-34 上的"LMI 信号—硬 IP 实施" 了解更多信息 有关 LMI 调试的信息。
对于× 软 IP，仅提供位 [3：1] cpl_err 可用。对于×，× 软 IP 实施和硬 IP 实施的所有宽度， 所有位均为 可用。
问题：323073 第 5 章："信号" Avalon-ST 接口部分
下面列出的输入在 PCI Express 编译器用户指南中记录为"仅用于模拟"，但是没有提及如何在您的 RTL 中将其连接。
p_clk_in
rxdata0_ext
rxdatak0_ext
rxvalid0_ext
phystatus_ext
rxelecidle0_ext
rxstatus0_ext
以下文本将包含在用户指南的 Quartus II 版本 9.1 版本中。" 对于使用内部收发器的变体，这些信号仅用于模拟。对于 Quartus® II 软件编译，这些管道信号可以继续浮动。"