问题136531： Stratix IV 设备中的时钟网络和 PLL，版本 3.4
第 5-14 页，注释至图 5-11。注 2 当前状态，对于静态时钟选择信号，如果设备在用户模式下运行，只能通过配置文件 （SRAM 对象文件 [.sof] 或编程器对象文件 [.pof]设置时钟选择信号，这不能动态控制。
注 2 应指出"您只能通过配置文件（.sof 或 .pof）静态设置时钟选择信号"。
问题140213： DC 和交换特性Stratix IV 设备，版本 5.3
表 1-42 表明，对于 -2/2 倍速度等级Stratix IV 设备，支持具有True Differential I/O 标准的源同步 SERDES 1600 Mbps 数据速率。Stratix IV 设备源同步 SERDES 可实现的最大可能数据速率取决于设计。源同步 SERDES 通过使用ALTLVDS_RX和ALTLVDS_TX兆功能来实现。您可以使用这些超级功能为您的接口选择解串化/串行化因素。 SERDES 的 Fmax 规格基于用于串行数据的快速时钟。接口 Fmax 还依赖于并行时钟域，该域取决于设计，需要时序分析。
问题156376：StratixIV 设备中的时钟网络和 PLL，版本 3.4
使用自动时钟切换时有两枚符合要求的子弹，第一枚不正确。它表示：
"两个时钟输入都必须运行。"
自动时钟切换的目的是在时钟之间切换（如果时钟停止运行）。实际要求是配置 FPGA时需要运行两个时钟。子弹应该显示：
"配置 FPGA时，必须同时运行两个时钟输入。"
问题 91332： 第 2 卷，第 1 章。Stratix IV 设备中的收发器架构，版本 4.5
第 1-152 页错误说明：
表 1-57 列出了使用快速被动并行 （FPP） 配置方案在 125 MHz 下配置Stratix IV GX 设备的典型配置时间。
但是 FPP 中的最大配置频率取决于卷 1、第 10 章、表 10-4 中所示的设备型号。
它应该说：
表 1-57 列出了使用快速被动并行 （FPP） 配置方案以最大频率配置Stratix IV GX 设备的典型配置时间。
问题357589， DC 和交换特性Stratix IV 设备，版本 4.6
表 1-23 错误地意味着商业和工业 -3 设备支持所有 PCI Express® Gen2 通道宽度。
如 《PCI Express 用户指南》的表 1-9 正确显示：
Stratix® IV PCI Express Gen2x8 接口要求 -2 或 -3I 设备速度等级（-3C 不支持 Gen2x8）。
问题10006592： 第 2 卷， 第 1 章， Stratix IV 设备的收发器架构， 版本 4.1
《Technologiesx IV 收发器架构》的"AEQ 操作模式"部分解释道，AEQ 有三种操作模式，Quartus® II 软件仅支持"一次性"模式。
请参阅 Stratix IV 设备手册的附录表 1-2 ，了解关于 SIV 收发器中"自适应均衡 （AEQ）"特性的更新信息。
问题10006412： 第 1 卷，第 10 章，配置，设计安全性，Stratix IV 设备中的远程系统升级，版本 3.1
tCF2ST1（nCONFIG 高至 nSTATUS 高）的计时不会根据 tCFG（nCONFIG 脉冲宽度）而有所不同。nCONFIG 发布高后，在 tCF2ST1 最高规格内发布 nSTATUS，前提是您不将 nSTATUS 保持在较低的外部规格。
与相应表相关联的注释将被更改为："如果您不按 NSTATUS 的外部控制低延迟配置，此值适用。"
问题10006465： 第 4 卷、第 1 章、直流和交换特征，版本 4.3
在表 1-5 的注释中，它指出："Altera建议在将 VCCBAT 连接到电池时提供 3.0V 的标称电池电压，以进行易失性密钥备份。如果不使用易失性的安全密钥，可以将 VCCBAT 连接到 GND 或 3.0V 电源。"
本说明将更新为"Altera建议在将 VCCBAT 连接到电池时使用 3.0V 标注电池电压以进行易失性密钥备份。如果不使用易失性的安全密钥，可以将 VCCBAT 连接到 GND 或 1.2V-3.3V 电源。"
已解决的问题：
问题360127， STRATIX IV 设备的直流和交换特性，版本 5.0
表 1-22 缺少 LVDS 接收器电压输入范围。
当 Dmax > 700 Mbps 时，LVDS 输入电压要求为 1.0 V
当 Dmax
问题 35430： DC 和交换特性Stratix IV 设备，版本 5.3
表 1-42 在 DC 和 Stratix IV 设备的切换特征中指出，对于 -2/-2X 速度等级设备，支持 fHSCLK_in（输入时钟频率）True Differential I/O 标准 800MHz。这不适用于 680、530、360 和 290 密度设备。此类部件的规格评定为 5%。对于这些设备，正确的频率应为 762MHz。
问题 35430： DC 和交换特性Stratix IV 设备，版本 5.2
表 1-22 表明 VCCIO 用于 I/O 操作的差分标准。 此不正确。 VCCIO 用于差分输出操作。 以下详细信息旨在澄清用于差分输入操作的电源引脚：
- 列和行 I/O 条支持 LVPECL I/O 标准，仅限专用时钟输入引脚进行输入操作。
- 列 I/O 中的差分时钟输入由需要 2.5 伏差分输入的VCC_CLKIN提供支持，该VCC_CLKIN为列 I/O 中的时钟引脚未接通差分输入，其由需要 2.5V 的 VCCPD 提供支持。 I/O 行中的所有差分输入均由需要 2.5V 的 VCCPD 提供支持。
问题10006109： 第 2 卷，第 1 章，版本 4.1
第 1-149 页指出："如果您使用Stratix IV GX 和 GT PCI Express 硬核 IP 模块，在设计中确定 PCI Express 编译器生成的包装器文件的测试[5] 端口。表明此端口会迫使 LTSSM 在硬核 IP 模块中过渡到这些状态。测试版[5] 端口必须至少支持 16 ns 和 24 毫秒以下。"
声称测试[5] 端口是不正确的。应该表明test_in[6] 端口，而不是测试端口[5] 端口。
问题10005907： 第 2 卷，第 1 章，版本 4.1
第 1-188 页指出Stratix IV GT 设备不支持 PCI Express （PIPE） 反向并行回路功能。 这是不正确的。 它在 Stratix IV GT 设备中受支持。
问题10005786： Stratix IV 手册，第 1 卷，2，3 和 4，版本 4.0
Stratix® IV GT 设备支持的最低数据速率为 600 Mbps，而不是 2.488Gbps。
问题10005787： 第 2 卷第 1 章"Stratix IV 收发器架构"版本 4.0
表 1-70。Stratix IV GT 的 CMU PLL 支持 600 Mbps 至 11.3Gbps 的数据速率。
问题10005409，第 2 卷，第 2 章，版本 4.0
表 2-4，注 （1） 在设备手册的状态中，"当配置为 HCSL 时，Quartus® II 软件自动选择 DC 耦合和 refclk 引脚信号的外部终端选项。" Quartus® II 软件实际上需要执行其他步骤，以便在 REFCLK 引脚上实现 DC 耦合/外部终端。
1. 将以下分配添加到您的项目 .qsf 文件
set_instance_assignment -name INPUT_TERMINATION OFF -to
2. 重新编译设计
问题10005661， 第 2 卷，第 5 章，第 4.0 卷。表 5-15。EyeQ 接口寄存器映射
该声明，" Bit [1]—读/写：写一个到此位将数据寄存器的内容写入到 EyeQ 寄存器之一，具体取决于存储在 EyeQ 寄存器地址寄存器中的地址。编写 0 条读取 EyeQ 寄存器的内容。" 是不正确的。
它应该读取，" 位 [1]—读/写：写一个 0 到此位写入数据寄存器的内容到一个 EyeQ 寄存器，取决于存储在 EyeQ 寄存器地址寄存器中的地址。编写 1 读取 EyeQ 寄存器的内容。"
问题366739， DC 和交换特性Stratix IV 设备，版本 4.6
注 （4） 在表 1-6 状态下，"如果发射器通道数据速率> 6.25 Gbps，则VCCH_GXBL/R 必须连接到 1.4 伏的电源。"">6.25 Gbps"的数据速率限制是不正确的。它应该状态为">6.5 Gbps"。
问题：10006605， DC 和交换特性Stratix IV 设备，版本 4.4。
VCCPT 被错误从表 1-1 和 1-5 中删除。 VCCPT 的建议规格为 1.5V。
问题：10006694： Stratix IV 设备中的热插槽和开机重置，版本 3.1。
本章中有一些指出："Altera建议在 VCCAUX 之前为 VCC 供电"，但应阅读"Altera在 VCCAUX 之前为 VCC 供电。"
问题：10006604， DC 和交换特性Stratix IV 设备，版本 4.4。
将 VCCCB 误添加到表 1-1 和 1-5 中。
问题10005417， 第 2 卷，第 5 章"EyeQ"版本 3.0
声明："当启用 EyeQ 硬件时，它允许 CDR 在两个单元间隔内 （UI） 的传入数据中对 64 个不同的位置进行取样。您可以手动控制采样点并检查这 64 个采样点中的比特误码率 （BER）。"
它应该会显示："当启用 EyeQ 硬件时，它允许 CDR 在传入的数据的一个单元间隔内的 32 个不同的位置（UI）中取样。您可以手动控制采样点，并检查这 32 个采样点中的比特误码率 （BER）。"
问题10006578， 第 1 卷，Ch 3：Stratix IV 设备中的 TriMatrix 内存模块，版本 3.1
Stratix IV 手册将 M9K 和 M144K 内存单元初始化为全部 0\s 开机时，除非指定了 mif 文件。
问题10003993， 第 4 卷，第 1 章"DC 和交换特征"版本 3.1
表 1-37（表格 1-36 版本 4.0）已校正，以显示使用 DDIO 寄存器的 SERDES 因子 J=2 的数据速率。
问题10003562， 第 1 卷，第 12 章"Stratix IV 设备中的 JTAG 边界扫描测试"版本 2.0
版本 3.0 更新表 12-2，EP4SGX230 设备的 32 位 IDCODE 中包含正确的 16 位部件号。
问题10003555， 第 4 卷，第 1 章"DC 和交换特征"版本 2.1
表 1-18（版本 4.0 中的表 1-21 表）中的 LVPECL 选修规范适用于行和列输入时钟引脚。
问题10003397，第 4 卷，第 1 章"DC 和交换特征"，版本 2.1
Iout 规范已添加到表 1-1 中。
问题10003232，第 2 卷，第 3 章"在一个传输器模块中配置多种协议和数据速率"版本 2.0
表 3-7 显示了启用 PCI Express 硬核 IP 模块时可用的收发器通道。在 Ch1 列下，第二行条目显示可用的通道（由 \'avail\'）指出。此信息不正确。 因此，对于具有 2 个虚拟通道的 PCI x1 链路，Ch1 不能用于任何配置。
问题10003061，第 2 卷，第 1 章"Stratix IV 收发器架构"版本 1.0
关于字节订购块和图 1-92 和 1-93 的详细信息已在修订版 2.0 中更新。
问题10002468，第 4 卷第 1 章"DC 和交换特征"版本 1.0
版本 2.0 中纠正了VCCD_PLL的最小电压。
问题10003439，第 1 卷第 1 章"Stratix IV 设备家族概述 "版本 1.0
表 1-1 在修订版本 2.1 中进行了更新，EP4SGX530 设备的 PCI Express 硬核 IP 模块数量正确。
问题10006590， 第 2 卷，Ch 5 卷：Stratix IV 动态重新配置，版本 4.1
"自适应均衡 （AEQ）"部分，《智慧 IV 动态重新配置》章节第 5-74 页解释道，AEQ 有三种操作模式，其中 Quartus® II 软件仅支持"一次性"模式。
请参阅 Stratix IV 设备手册章节中的附录表 1-2，以了解有关 SIV 收发器中 \'Adaptive Equalization （AEQ） 特性的更新信息。