为什么在Stratix® V GX 设备中使用 Quartus® II 软件 v12.0 时，xgmii_rx_dc[71：0] 和xgmii_rx_clk信号不能同步为rx_coreclkin？

由于 Quartus® II 软件 12.0 的 10GBASE-R PHY 模拟模型出现错误， xgmii_rx_dc[71：0] 和 xgmii_rx_clk 信号未同步至 rx_coreclkin。

要解决此问题，使用以下方法中的非加密 10GBASE-R PHY 模拟模型：

1. 使用文本编辑器在 <instance_name>_sim\altera_xcvr_10gbaser 文件夹中打开 altera_xcvr_10gbaser.sv System Verilog 文件。
2. 添加 以下示例中评论的行：
   sv_xcvr_10gbaser_nr #（
   .num_channels （num_channels）
   .operation_mode （operation_mode），
   .sys_clk_in_mhz （mgmt_clk_in_mhz），
   .ref_clk_freq （ref_clk_freq），
   .rx_use_coreclk （rx_use_coreclk ），//添加此行
   .pll_type （pll_type）
   .RX_LATADJ （rx_latadj），
   .TX_LATADJ （tx_latadj））
3. 在 <Instance_name>_sim\mentor 文件夹中打开 msim_setup.tcl 文件。
4. 在 路径中与“mentor”一起评论所有行。

要在混合语言模拟中使用更新的 System Verilog 仿真模型，您需要混合语言 ModelSim 许可。

Quartus® II 软件 v12.0 解决了此问题。