文章 ID: 000078192 内容类型: 故障排除 上次审核日期: 2012 年 08 月 15 日

为什么在基于 UniPHY 的 DDR3 SDRAM 控制器上Stratix® V 设备上会违反最低时序？

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果Stratix® V 设备中的基于 UniPHY 的 DDR3 SDRAM 内存接口设计与在外围设备中打包寄存器的用户逻辑相结合，您可能会在 Quartus® II 软件版本 11.1SP2 以及更早版本中看到地址或命令数据路径的最低期限违规。

    解决方法

    此问题从 Quartus® II 软件版本 12.0 开始修复。

    相关产品

    本文适用于 4 产品

    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。