文章 ID: 000078101 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

是什么原因导致我的 PCI Express 总线在传输时挂起?

环境

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    如果您发送的负载大小大于受支持的系统级最大负载大小的 TLP,则该链接将无法运行。

    您应该将您的 TDP 与最大有效负载大小相限 tl_cfg_ctl 地址 0, cfg_dev_ctrl[7:5]否则,由于数据包大小不正确,该链接将无法运行。

    一个 SignalTap®捕捉许多采脱数据,并从中解压 tx_st_ready 每 TLP 和无 EOP 是此错误的症状。

    解决方法 确保硬件和软件均符合 PCI Express® 规范,仅发送 TRP 至高可达最大有效负载大小或最大读取请求大小。

    相关产品

    本文适用于 19 产品

    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    英特尔® Arria® 10 GT FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    英特尔® Arria® 10 GX FPGA
    英特尔® Arria® 10 SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。