关键问题
ALTMULT_ADD兆功能不支持 VHDL 行为 搭载 Stratix V 器件家族的型号。
使用联合模拟器和 VHDL 包装器代码生成 Verilog HDL 仿真模型或模拟,采用 ClearBox 生成的设计。
关键问题
ALTMULT_ADD兆功能不支持 VHDL 行为 搭载 Stratix V 器件家族的型号。
使用联合模拟器和 VHDL 包装器代码生成 Verilog HDL 仿真模型或模拟,采用 ClearBox 生成的设计。
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