说明
如果收发器通道配置为在 -1 PMA 速度等级Stratix® V 设备中的数据速率超过 13.2 Gbps，您可能会遇到上述错误。
这是因为 Quartus® II 软件默认使用收发器组的底部 ATX PLL。在 -1 PMA 速度等级 Stratix® V 设备中，底部 ATX PLL 支持的最大数据速率为 13.2 Gbps。
解决方法
要解决此问题，可以手动将 ATX PLL 放置在收发器组的顶部位置。以下是 QSF 限制示例。
set_location_assignment LCPLL_X0_Y24_N57 -to“llp0：inst|altera_xcvr_low_latency_phy：llp0_inst|sv_xcvr_low_latency_phy_nr：sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native：sv_xcvr_10g_custom_native_inst|sv_xcvr_plls：sv_xcvr_native_insts0]。
gen_bonded_group_plls.gen_tx_pls.tx_pls|pll[0].pll.atx_pll.tx_pll”
您可以从 Quartus® II Chip Planner 找到 ATX PLL 的顶部和底部坐标。
这个问题将在 Quartus® II 版本 15.1 软件中解决。